基于排序网络的奇数大数逻辑门电路设计

作者：王艳; 张楠; 郭靖

来源：电测与仪表, 2022, 59(11): 189-193.

DOI：10.19753/j.issn1001-1390.2022.11.026

• SRAM存储器
• 大数逻辑门
• 排序网络
• FPGA
• 硬件开销

针对SRAM存储器存在的软错误(Soft error),文章提出了一种可应用于差集码(Difference Set Code, DS)的奇数大数逻辑门(Majority Logic Gate, MLG)电路。论文构造的θ(θ为奇数)输入的MLG电路需要1个2-1(θ+1)输入的排序网络、1个2-1(θ-1)输入的排序网络、2-1(θ-1)个2输入与门、1个2-1(θ+1)输入或门。在FPGA上对比使用传统MLG电路和文中构造的MLG电路实现DS码译码器的硬件开销。结果表明，相比于使用传统MLG电路，DS码译码器在使用文中构造的MLG电路时，有效降低了Slices、逻辑延时、6-LUT、Flip-Flops。

• 单位
  中北大学