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摘要
在目前的大规模FPGA设计中,必须将被测试设计的时序验证及逻辑功能验证分开进行才能得到较高的测试覆盖率。为此需要用即静态时序分析验证电路时序的正确性。静态时序约束是FPGA设计中的重要环节,对FPGA的时序收敛起着重要的作用。简述了FPGA静态时序约束设计中的基本概念,分析了时序电路的基本原理,介绍了常用的几种约束方法,重点研究了时钟约束,I/O约束,例外约束等几种情形。从而减小逻辑面积和布线延时,提高FPGA工作频率。
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单位上海诺基亚贝尔股份有限公司
