摘要
ZUC-256是为提供5G应用环境256 bit安全性而设计的流密码算法,数据处理速率是其核心性能之一,为此本文提出一种具有高吞吐率特性的硬件设计方案.该方案采用流水线拆分关键路径初步提升系统工作频率,并提出一种完成模(231-1)加算法的优化电路进一步缩短关键路径延迟,该模加结构相较于现有结构缩短了42%的逻辑延迟,能够显著提升系统工作频率和吞吐率.本研究分别采用Xilinx公司的Virtex-5器件、Alter公司的DE2-115器件和TSMC 90 nm工艺实现了该流密码硬件结构.实验测试结果表明,采用TSMC 90 nm工艺实现的ASIC系统工作频率最高达到1200 MHz,吞吐率可达38.4 Gbps,比现有研究成果提升71%.
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单位哈尔滨工程大学; 工业和信息化部; 广东省大湾区集成电路与系统应用研究院