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摘要
本发明公开了一种硬件加速器VerilogHDL代码自动生成方法,步骤1、对卷积神经网络的模型结构中的各层在中间文件中进行定义,解析模块根据各层的连接顺序解析中间文件,将解析得到的数据按各层的连接顺序放入列表；步骤2、将步解析得到的数据保存的路径,根,据路径读取数据并将其输入到数据量化模块,将浮点数乘以一定倍数后转换为整数,然后进行低比特量化；步骤3、根据卷积神经网络层的层级串联结构,代码生成模块生成各层的IP代码；步骤4、将解析得到的数据输入到代码生成模块的顶层模块,顶层模块根据列表中各层的连接顺序实例化各层IP,同时根据列表顺序与名称得出各IP之间的连接关系,将各层IP连接起来,生成代码。
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