基于FPGA的高性能Viterbi译码器的设计

作者：邱磊; 张岩

来源：微电子学与计算机, 2010, 27(07): 246-249.

DOI：10.19304/j.cnki.issn1000-7180.2010.07.060

• 卷积码
• Viterbi
• 加比选单元
• FPGA

卷积码的Viterbi译码算法已经被广泛地应用到通信和信号处理的各个领域.为了兼顾性能和面积,文中设计的(2,1,7)卷积码的Viterbi译码器采用串并结合的方式,对译码器的核心部分加比选单元作出了较大改进,在性能和资源的占用等方面较传统的译码器有了较大改善.

• 单位
  哈尔滨工业大学深圳研究生院