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摘要
分析了Turbo乘积码的线性编码和基于Chase算法的软输入软输出迭代译码方法,讨论了硬件可实现的低延迟编码器、译码器应具有的结构特点,并采用此方法设计了1个长度为1024bit、码率66%的Turbo乘积码。该编码器工作时钟和输入数据速率相同,译码器则需要3倍于输入数据速率的时钟,译码器理论吞吐率可达60Mb/s。实测结果表明,其性能和仿真值相差不大于0.4dB。
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分析了Turbo乘积码的线性编码和基于Chase算法的软输入软输出迭代译码方法,讨论了硬件可实现的低延迟编码器、译码器应具有的结构特点,并采用此方法设计了1个长度为1024bit、码率66%的Turbo乘积码。该编码器工作时钟和输入数据速率相同,译码器则需要3倍于输入数据速率的时钟,译码器理论吞吐率可达60Mb/s。实测结果表明,其性能和仿真值相差不大于0.4dB。
