SoC中跨时钟域的信号同步设计

作者：邵翠萍; 史森茂; 吴龙胜

来源：现代电子技术, 2012, (08): 157-159+164.

DOI：10.16652/j.issn.1004-373x.2012.08.018

• 亚稳态
• 异步同步器
• 跨时钟域
• SoC metastable state
• asynchronous synchronizer
• cross-clock domain
• SoC

多时钟域的处理是系统级芯片(SoC)设计中的一个重要环节。如果对其中出现的特殊问题估计不足,将对设计造成灾难性后果。数据跨时钟域传输时如何保持系统的稳定,顺利完成数据的传输是每个设计者都需要关注的问题。在此讨论了在多时钟域中异步信号带来的亚稳态及对整个电路性能和功能的影。针对单一信号的异步传输,在已有的双触发器构成的同步器的基础上提出了4种同步单元:脉冲到脉冲的同步、脉冲到电平的同步、电平到电平的同步,电平到脉冲的同步。值得强调的是这4种同步器都对异步时钟频率没有大小关系的限制。并且给出了4种同步器的电路结构图并进行了实现,使得数据传输更加稳定可靠。

• 单位
  西安微电子技术研究所