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摘要
针对MASH结构Sigma-Delta调制器输入位宽过高时速度受限的问题，结合Sigma-Delta结构特点，在不改变算法功能的前提下，设计一种并行MASH累加器结构的Sigma-Delta调制器，速度得到了大幅提升，可以用于高速高精度锁相环（Phase Locked Loop,PLL）。首先使用Verilog HDL硬件语言实现了RTL级描述，并且基于0.11μm CMOS工艺使用DC工具进行了综合，并对功能进行了仿真。仿真结果表明，改进后的结构能够与传统结构进行同位替换。综合结果表明，改进后的分数调制器输入位宽为32位时，与传统的分数型调制器相比，速度提升了23.77%，面积仅增加2.99%，能够有效改善Sigma-Delta调制器速度受限的问题。
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单位中国电子科技集团公司第五十八研究所
