数字电视条件接收系统的加扰算法芯片设计

作者：周智辉; 吴明赞; 张燕; 陈晓宁

来源：世界科技研究与发展, 2012, (06): 756-758+763.

• 通用加扰算法
• 数字电视
• FPGA
• 芯片 common scrambling algorithm
• digital TV
• FPGA
• chip

简要介绍了DVB数字视频广播条件接收系统中通用加扰算法的原理。基于Altera公司StratixⅡ系列的FPGA,底层各模块采用硬件描述语言(Verilog HDL)进行描述,顶层采用原理图设计的方式,设计出采用DVB通用加扰算法的加扰器。利用Quar-tus Ⅱ7.2进行编译、仿真,从对编译及各模块的仿真结果分析,块加密模块与流加密模块的最高时钟频率分别达到229.89MHz与331.27MHz,达到了设计要求。最后在FPGA上测试表明:本设计可以应用于实际TS流的加扰。

• 单位
  南京理工大学; 中国人民解放军陆军工程大学