本文基于TSMC 65 nm工艺设计出了一个高频宽带PLL,其中VCO模块采用双VCO架构、鉴频鉴相模块采用三态鉴频鉴相器与电荷泵架构、环路滤波器采用二阶低通无源滤波器、分频器模块采用整数N型架构。整个锁相环输出信号分辨率为100 MHz,工作范围覆盖26 GHz-41 GHz,且在28 GHz相位噪声为-124.2 dBc/Hz@10 MHz。
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