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摘要
针对工程应用中级联积分梳状滤波器（cascade integrator comb, CIC）的多样性需求，深入研究CIC滤波器的工作原理，基于Python语言，根据Verilog标准编码规范建立了自动化设计平台。首先预处理阶段提取图形界面输入采样频率、阻滞衰减、抽取和插值等CIC滤波器特性参数，然后构建生成CIC滤波器ASIC代码的功能函数，最后建立顶层模块调用功能函数，最终实现自动生成可综合CIC滤波器RTL代码的设计平台。采用VCS仿真器进行测试，实验结果表明该平台可实现上/下采样因子2～128，级联数1～5，延迟因子1～2的CIC滤波器。通过Design Compile工具对平台生成2倍抽取率下的4级级联CIC滤波器代码进行功能验证和逻辑综合，所设计的CIC滤波器最高工作频率为500 MHz。
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单位中国电子科技集团公司第五十八研究所; 江南大学
