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摘要
为了在芯片设计中优化模块的接口时序约束,提高顶层和模块时序收敛的一致性,缩短设计周期、减少工具的计算量,提出将做完布线优化后模块的抽象视图合并到顶层做时序预算,根据预算结果为模块提供更加精确的接口时序约束.在做完时序预算后,将模块的接口时序约束应用到模块设计中做进一步优化,模块的时序收敛后将模块拼装到顶层做时序分析,发现顶层和模块之间的时序是收敛的.结果表明使用模块的抽象视图在顶层做完时序预算后优化模块,可以使顶层和模块之间的时序更容易达到收敛,提高顶层和模块时序收敛的一致性.
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单位物理学院; 中北大学
