在超高速数字信号处理中，受限于硬件处理最高运行时钟的限制，一般需要对输入的单路数据进行并行化处理。利用多相分解技术来对高速数字FIR滤波器的并行化进行实现，同时针对FIR滤波器多相分解之后系数不再满足对称性这一问题，构建其对称性系数因子。在多相分解技术的FPGA实现中，可以减少一半的乘法器的使用，可有效优化FPGA资源量的消耗。
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