科研之友
微信
新浪微博
Facebook
分享链接
摘要
LDPC译码器中Min-Submin搜索模块的低时延低复杂度FPGA实现系统及方法,系统包括校验节点信息压缩存储模块和CNU并行Min-Submin搜索结构；基于系统的方法为：找出循环移位矩阵中每一行的非0元素,然后每一行非零元素按列输序映射到8个RAM随机存取存储器的对应地址中存储,如果矩阵某一行非零元素不足8个时,对应地址位置不用存储对校验节点信息压缩存储模块的8路软信息进行处理,搜索出8路软信息中的最小值和次最小值；本发明通过设计一个并行低时延的Min-Submin搜索模块,解决现有的LDPC译码器中CNU模块吞吐率较低、时延大以及芯片资源利用率较低的问题,同时可以保证次最小值搜索的正确性。
- 单位
