基于65nm CMOS工艺的3.4GHz高速高分辨率DDFS设计与实现

作者：万书芹; 于宗光^*; 蒋颖丹; 张涛; 范晓捷; 朱江

来源：半导体技术, 2020, 45(06): 419-424.

DOI：10.13290/j.cnki.bdtjs.2020.06.002

• 直接数字频率合成(DDFS)
• 坐标旋转数字计算(CORDIC)算法
• 交织采样
• 角度旋转
• 数字校准

设计了一种集成数字内核和数模转换器(DAC)的高速、高分辨率直接数字频率合成器(DDFS)。其核心模块相幅转换器采用混合坐标旋转数字计算(CORDIC)算法,以缩短幅度计算的时钟周期,减少硬件消耗。DDFS电路采用多路并行结构,以降低核心运算模块的工作频率,采用多级交织采样实现低速信号到高速信号的采样,再将数据合成输出。DAC的设计采用温度计编码和二进制编码混合方式实现内部编码,采用双路归零编码方式实现信号输出。采用数字校准模块调整数字和模拟时钟的相位,确保信号从数字内核到DAC的正确采样。基于65 nm 1P8M CMOS工艺完成DDFS芯片的设计和流片,芯片面积为3.5 mm×4.7 mm。经测试在3.4 GHz的时钟频率下,输出信号频率约为1.36 GHz,窄带无杂散动态范围(SFDR)为89.75 dB;宽带SFDR为39.61 dB。

• 单位
  中国电子科技集团公司第五十八研究所