一种干法刻蚀形成高深宽比CIS Deep-P Well IMP掩模的工艺方法的探究

作者：乔夫龙; 耿金鹏; 许鹏凯

来源：集成电路应用, 2018, 35(07): 37-41.

DOI：10.19339/j.issn.1674-2583.2018.07.010

• 集成电路制造
• 干刻刻蚀
• CMOS图像传感器
• full well capacity
• 光素性能
• high-aspect-ratio
• Deep P-well IMP图案掩模
• 高深宽比
• Tri-Layer PR/SiHM/SOC
• 像素压缩

为有效提升CIS(CMOS Image Sensor)器件的FWC(Full Well Capacity),需要将更高能量的DWP IMP注入到更小的space pattern区,相比较单一的光刻胶,引入TRL(TriLayer:PR/Si HM/SOC)并使用干刻方法能有效地形成了high-aspect-ratio(高深宽比,>20)的图案掩模。其中,DPW IMP阻挡掩模可以做到更厚,约4.2μm,DPW pattern的space可以做到更小,约0.2μm。该工艺革新为后续deeper DPW IMP,pixel shrinking,同时提升CIS器件的FWC光素性能提供了可能,针对引入TRL的干刻工艺的主要建立过程予以技术说明。