一种辅助FPGA开发的轻量化嵌入式CPU实现

作者：谢燕; 张超洋^*; 吴俊森

来源：宜宾学院学报, 2021, 21(12): 1-6.

DOI：10.19504/j.cnki.issn1671-5365.2021.12.01

• 指令结构
• 开发
• CPU
• FPGA
• 逻辑资源

为了解决FPGA并行开发面临可编程逻辑资源大量消耗问题,采用串行化以实现资源优化.把FPGA开发中复杂的运算按时序分解为基本操作单元,定义机器码指令结构,设计指令译码器提取,指令执行器运行一系列机器码,利用时间消耗的方式节约FPGA逻辑资源.在外层控制器调度下,实现CPU的时分复用,满足多任务执行的排队处理.定义汇编助记符格式,替代机器码指令结构的直接编写,实现辅助开发的简便化.采用串行化方案设计除法器,避开IP Core例化时资源消耗大的问题.经数据分解场景的实际测试,达到同样的数据分解目标,使用串行除法器CPU结构仅需要1 341个LUT单元,相对于并行化设计实现了逻辑资源节约75%的指标,可应用于数据分解、资源优化、辅助计算等场合.

• 单位
  宜宾学院