基于发射极耦合逻辑结构的低相噪鉴频鉴相器设计

作者：黄洋洋; 陈昌明

来源：成都信息工程大学学报, 2022, 37(04): 401-405.

DOI：10.16836/j.cnki.jcuit.2022.04.007

• 锁相环
• 鉴频鉴相器
• ECL
• 1/f噪声
• 相位噪声

在现代通信系统中,具有优异相位噪声的鉴频鉴相器(phase frequency detector,PFD)对锁相环(phase locked loop,PLL)来说至关重要。基于0.18μm SiGe HBT工艺设计一款超低相噪PFD。为消除鉴相死区对PLL相位噪声的影响,加入复位延时单元。PFD的逻辑电路均采用发射级耦合逻辑(emitter coupled logic,ECL)结构,从而获得-156 dBc/Hz@10 kHz超低相噪特性。在5 V电源电压下,PFD的工作频率可以达到1 GHz,且在复位脉冲宽度为145 ps时鉴相范围拓宽到[-1.56π,1.56π]。

• 单位
  成都信息工程大学