高速接口电路发送器的设计

作者：吕新为

来源：计算机与数字工程, 2020, 48(12): 3059-3063.

• 高速接口
• 并串转换
• CML
• 自适应阻抗匹配

针对高性能模数/数模转换器与FPGA之间的高速数据传输问题,采用数模混合方式设计了高速接口电路发送器,并串转换电路实现并行数据的串化,CML驱动电路以差分形式将串化后的数据进行传输,自适应阻抗匹配电路解决高频信号在传输线上的衰减问题。论文采用SMIC 0.18μm工艺进行电路设计,满足数据高传输速率要求,完成并行数据到串行数据的转换与驱动及传输线特征阻抗匹配,实现高速接口发送器电路的设计。通过仿真验证表明,电路实现10:1并串转换,串行数据的位速率为3.125Gbps,CML驱动电路实现了差分输出,信号输出摆幅500mV,自适应阻抗匹配电路实现了50.05Ω阻抗匹配,偏差为0.1%。

• 单位
  电子工程学院; 西安邮电大学