6.25Gb/s串行数据接收器设计

作者：田啸; 何燕冬

来源：微电子学与计算机, 2017, 34(07): 119-122.

DOI：10.19304/j.cnki.issn1000-7180.2017.07.025

• 高速串行
• 接收器
• 灵敏放大器

设计一款基于65nm CMOS工艺、数据传输速率在6.25Gb/s的SerDes接收器,其中均衡电路采用连续时间线性均衡器;采样电路采用了一种新型灵敏放大器,较传统结构将灵敏度提升了一个量级,同时解决了传统结构输出信号下降沿比上升沿慢一个门延迟的问题;时钟数据恢复电路(CDR)采用半速率采样二阶CDR系统实现.通过仿真验证,该接收器具有正确逻辑功能,功耗为10.2mW.

• 单位
  北京大学