FPGA芯片内数字时钟管理器的设计与实现

作者：李文昌; 李平; 杨志明; 李威; 王鲁豫

来源：半导体技术, 2011, (11): 848-852.

DOI：10.3969/j.issn.1003-353x.2011.11.008

• FPGA芯片
• 数字时钟管理器
• 延迟锁相环
• 数字频率合成器
• 数字相移器 FPGA chip
• digital clock manager(DCM)
• delay locked loop(DLL)
• digital frequency synthesis(DFS)
• digital phase shift(DPS)

在FPGA芯片内,数字时钟管理器(DCM)不可或缺,DCM主要完成去时钟偏移、频率综合和相位调整的功能,其分别由延迟锁相环(DLL)、数字频率合成器(DFS)以及数字相移器(DPS)三个模块来实现。对这三个模块的原理及设计进行了详细地阐述,并给出了仿真结果,该DCM电路通过了0.13μm工艺流片。测试结果表明,在低频模式下,该DCM能工作在24～230 MHz之间;在高频模式下,该DCM能工作在48～450 MHz之间,其输入及输出抖动容忍度在低频模式下能达到300 ps,在高频模式下能达到150 ps。

• 单位
  电子科技大学; 电子薄膜与集成器件国家重点实验室; 成都华微电子科技有限公司