等精度数字转速表的VHDL设计

作者：杨泽林; 刘大铭; 车进

来源：宁夏工程技术, 2007, 6(01): 4-7.

DOI：10.3969/j.issn.1671-7244.2007.01.002

• 转速测量
• 等精度
• VHDL

采用VHDL设计了基于等精度测量原理测量物体转速的数字电路,在闸门时间内的总误差时间只有1/fCLK,且在整个量程中具有相同的测量精度,克服了传统转速表在标称测量范围内,对应不同的转速具有不同的测量误差这一弊病.闸门信号采用32位可预置定时器,使电路在应用设计中更为便捷.采用了特殊的去噪电路,使FIN信号在等于1期间,脉宽<10/fCLK的噪声信号不会对测量产生影响;给出了去噪电路、控制电路和等精度测量电路的VHDL代码.在fCLK=10MHz时,可测转速范围的理论值为0.14～16777215r/min.

• 单位
  宁夏大学