基于VerilogHDL的简单CPU设计

作者：刘明达; 刘晓洁

来源：计算机光盘软件与应用, 2013, (13): 302+304.

• VerilogHDL
• CPU
• 时序仿真

本文实现了一个基于VerilogHDL的简单CPU,系统由运算器、控制器、译码器、存储器、指令计数器五大模块构成。在对各个模块时序仿真实验的基础上,系统整体功能测试成功。系统具有良好的稳定性和灵活性,指令集易扩展。

• 单位
  武汉大学