基于FPGA的软硬件协同纠删码编码加速方案

作者：杨思捷; 陈俊奇; 王勇; 李树林

来源：计算机工程, 2024, 50(02): 224-231.

DOI：10.19678/j.issn.1000-3428.0066809

• 纠删码
• 现场可编程门阵列
• 硬件加速
• 分布式存储
• 模块化设计

纠删码容错技术已广泛应用于分布式存储系统，相较于多副本容错技术能显著降低数据存储成本，并且具有更高的数据通信可靠性和安全性，但在数据存储过程中不可避免地会引入额外的计算开销并增加编码时延，导致数据写入吞吐量降低。针对该问题，提出一种基于现场可编程门列阵（FPGA）的纠删码编码加速方案。首先，利用FPGA的高速并行计算优势对纠删码算法进行硬件加速，并实现并行处理和时序优化。然后，针对上位机与FPGA之间因传输速率和处理速率不一致造成内存中的数据溢出问题，在FPGA上拓展了片外DDR3接口用于数据缓存，提高了通信可靠性，并利用DDR3的随机存取特点实现对数据块的分片。最后，设计基于FPGA的纠删码编码硬件加速架构进行实验验证。实验结果表明，与主流Jerasure 2.0开源纠删码库相比，该方案的数据写入吞吐量提升了2.7～93.0倍，尤其对于小文件的编码写入性能提升更为显著。

• 单位
  桂林电子科技大学