一种低延迟极化码串行抵消译码器设计

作者：王晓蕾; 林青; 戴吴骏

来源：微电子学, 2020, 51(1): 1-6.

DOI：10.13911/j.cnki.1004-3365.200102

• 极化码
• 串行抵消
• 冻结比特
• 低延迟 polar codes
• successive cancellation
• frozen bit
• low latency

在5G移动通信系统中，为了克服极化码的串行抵消（Successive Cancellation, SC）译码算法的延迟高、计算复杂度高和硬件结构复杂度高等问题，因此本文基于冻结比特、冻结比特对和冻结区间提出了冻结比特设计模式，该设计模式包含基于冻结比特对的译码延迟和计算复杂度的分析方法。通过优先剪枝冻结比特结点的方式进一步化简SC译码树，从而加快了搜索译码树的速度。改进的码长N=1024的流水线树型SC译码器基于FPGA平台实现，实验结果表明译码延迟为2.35μs，数据吞吐率为435Mbps。与已有的工作相比，译码延迟和数据吞吐率分别优化了9.6%和10.4%。

• 单位
  合肥工业大学