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摘要
随着片上系统处理的数据增多，数据存储器测试逻辑相应增加，在保证测试功能的同时减小测试电路面积是当下急需解决的问题。基于共享总线结构的存储器内建自测试（MBIST）电路，通过将多个存储器引脚信号进行复用的方式，对存储器进行层次化设计，将物理存储器拼接组成逻辑存储器模块，再整合多个逻辑存储器成为一个大的存储器集模块，MBIST控制器针对存储器集进行MBIST，从而降低测试逻辑数量以达到降低测试占用面积的目的。通过实验证明，该结构可以完成MBIST相关需求，相较于针对单颗存储器测试的传统MBIST电路面积优化了21.44%。该方案具有良好的实用性，可以为相关存储器测试设计提供参考。
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