智能卡芯片中ESD的设计

作者：马和良

来源：集成电路应用, 2019, 36(10): 7-8.

DOI：10.19339/j.issn.1674-2583.2019.10.003

• 集成电路设计
• 静电放电
• 智能卡
• TLP测试

在智能卡的设计中,集成电路器件特征尺寸变得越来越小。目前主流的工艺是130 nm和90 nm,所面临的静电放电(ESD, Electro Static Discharge)挑战也越来越严峻。基于ESD研究背景,ESD故障机制和放电模型,ESD器件保护以及器件在布局上的ESD性能,对设计的ESD器件进行TLP实测,得出的结论在芯片的ESD设计中具有重要的参考意义。