一种高速并串转换控制电路设计

作者：刘海涛; 吴俊杰; 张理振; 徐宏林

来源：半导体技术, 2018, 43(01): 31-35.

DOI：10.13290/j.cnki.bdtjs.2018.01.004

• 并串转换
• 锁相环(PLL)
• 复接器(MUX)
• CMOS
• 低电压差分信号(LVDS)

串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据。设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环(PLL)实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号(LVDS)接口电路输出。该芯片通过0.18μm CMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW。

• 单位
  南京电子技术研究所