一种高频多相时钟发生电路的设计

作者：汤洁; 李儒章; 李思颖; 胡蓉彬; 丁大胜

来源：微电子学, 2013, (01): 19-22.

• 延迟锁相环
• 压控延迟线
• 鉴相器
• 电荷泵 Delay locked loop
• Voltage controlled delay line
• Phase detector
• Charge pump

给出了一种适用于分时采样结构A/D转换器的等间距8相时钟发生电路。介绍了延迟锁相环(DLL)的结构,给出了每一模块的具体模型并加以分析。在0.18μm标准CMOS工艺和1.8V电源电压下,对电路进行了模拟仿真。仿真结果显示,在1.25GHz的参考输入频率下,DLL输入每相延迟100ps,锁定时间6.48ns,总功耗为79mW。

• 单位
  重庆邮电大学