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摘要
提出一款新型高精度、大量程TDC(时间数字转换)IP核的系统级构架。采用基于门延时的精细计数与基于时钟的粗计数相结合的技术模式获得高精度、大量程的测控指标。在使用底层编辑器对影响TDC精度的环形延时链(RDL)进行仔细的手动布局得到相对布局宏(RPM)之后,完成了系统级建模、Verilog系统级设计、仿真及验证。最后,在Xilinx FPGA开发板Spartan 3E XC3S500E环境下实现并完成了系统级验证。验证结果表明:分辨率可达2.5 ns.通过仿真和测试显示,其精度与现有TDC精度相比,提高了70%,量程达到8 ms,计数结果稳定准确。
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